芯耀
与非AI
228
在后摩尔时代，传统依靠缩小晶体管和互连尺寸提升芯片性能的路径，已经逼近物理极限，产业亟需全新的迭代方向。通过架构革新、三维堆叠压缩信号传输时延、降低功耗，已成为半导体产业公认的核心追逐目标。华为在ISCAS 2026会议keynote报道的“韬（τ）定律”（正式论文已于近期被《中国科学：信息科学》接收上线，参考：https://www.sciengine.com/SCIS/doi/10.1007/s11432-026-5028-5）[1-2]，再次强调压缩信号传输时延这一全行业追求的核心，核心在于通过系统、芯片、电路、器件多层级的协同优化，特别是应用“逻辑折叠”技术（Logic Folding），实现更低时延、更低能耗、更高性能的持续迭代的发展路径。“韬定律”构建了一套从系统、芯片、电路到器件的完整三维堆叠演进体系，目前系统、芯片、电路层级的折叠技术均已实现产品落地，然而唯独留存了器件级（即“晶体管堆叠”）这一关键缺口。本文将聚焦在新型晶体管堆叠技术，解码后摩尔时代集成电路全域真三维终极发展路径。
晶体管堆叠的核心思路，是将芯片最底层的基础单元——晶体管作垂直堆叠，让原本平铺的元器件立体分布。这种底层升级，能够从根源上缩短信号传输距离、降低传输延迟，是满足韬定律“压缩时延、提升能效”的核心目标，是衔接上层三维折叠架构的核心基础。如下图所示，前面三类折叠都属于“宏观堆叠”，是对模块、电路的整体整合，而器件级折叠是芯片最底层的升级，需要实现晶体管单元的垂直三维堆叠，从根源上缩短信号传输距离，完成时延的极致压缩。
纵观有产业技术布局，若无晶体管器件级立体堆叠技术支撑，芯片三维集成仅能停留在电路、系统表层架构优化，无法深挖硬件性能潜力，这也是当前韬定律体系尚未闭环、行业三维架构存在短板的核心痛点，更是制约行业实现全维度、全域真三维集成的核心桎梏。
可以说，缺失器件级晶体管立体堆叠技术，三维集成只能停留在表层架构升级，无法突破现有芯片性能瓶颈，难以实现全域、全维度的真三维集成，因此底层器件三维堆叠技术是下一代芯片架构革新的核心关键。
就在国际产业聚焦器件堆叠技术攻坚之际，IBM最新发布的0.7nm埃米级工艺给出了明确答案。这项技术的核心正是NanoStack垂直晶体管堆叠架构，不再执着于平面尺寸微缩，转而通过纵向堆叠N管与P管，把晶体管密度较2nm节点直接翻倍，正式宣告三维堆叠已经迈进埃米制程时代。IBM的这次技术突破再次印证：放弃平面微缩、转向晶体管纵向堆叠，是后摩尔时代先进逻辑芯片无可回避的必由之路。如果缺失晶体管立体堆叠技术，三维集成就只能停留在表层架构调整，无法释放芯片的终极性能，全维度的真三维集成也就无从谈起。
2026国际超大规模集成电路研讨会（VLSI）刚刚结束，今年其短课程（Short Course）进一步总结了超越GAA的下一代堆叠晶体管架构，基本形成四条主流的垂直晶体管堆叠技术路线，但技术架构与产业化门槛差异显著。
第一种是单片CFET（Monolithic CFET），采用共栅极正面堆叠方案，器件具有自对准有源区的特点，但加工高深宽比极大，刻蚀与薄膜生长工艺难度居高不下， 尤其是垂直图形化工艺更是困难重重，量产门槛极高。
第二种为顺序CFET（Sequential CFET），选用分栅正向堆叠结构，器件深宽比相对适中，不过上下层有源区难以精准对准，晶圆键合界面质量要求严苛，多层工艺叠加带来的热预算冲突也较为难以调和。
第三种是IBM新近推出的Nanostack架构，同样属于正面堆叠，采用分离栅极与交错有源区设计，具有特殊的互连能力，但多层器件的套刻对准精度、键合界面质量都有极高标准，同时连续高温制程带来的热预算问题也很难控制，也是0.7nm节点工艺攻关的核心难点。
第四种就是Flip FET（FFET）。该路线采用分离栅极，开创性的采用晶圆正反面进行背靠背的堆叠，从而实现器件加工维持常规深宽比，同时保证有源区自对准，并且原生具备双面有源区、双面互连能力。通过倒装翻面，其可以摆脱了正面多层堆叠带来的热预算矛盾，无需连续多层高精度刻蚀，键合工艺更加宽松，兼顾器件性能与工艺可行性，为底层器件级三维折叠开辟了全新路径。
在众多晶体管堆叠技术路线中，如上图所示，我国原创的FFET倒装堆叠晶体管技术凭借独特的双面结构设计，展现出突出的技术潜力，为器件级三维堆叠提供了优质潜在解决方案。区别于传统堆叠晶体管（如CFET）的单层结构局限，FFET技术最大的特点是双面有源、双面互连的集成架构。简单来说，就是在同一晶圆的正反两面，分别制备不同类型的晶体管，通过倒装键合工艺实现背靠背的立体堆叠，无需复杂的高精度刻蚀工艺，结构更简洁、落地可行性更高。
这种双面集成架构完美适配芯片全域三维发展需求。上层电路、芯片的三维折叠架构，对底层器件的立体互连能力、多维度布线适配性提出了更高要求，而FFET双面结构可同时实现晶圆正反两面的信号传输与电源互连，彻底打破传统器件单面布线的技术桎梏，为全层级三维集成提供了坚实的器件支撑。
想要实现器件、电路、芯片、系统全方位的真三维集成，产业亟需一套可贯通全技术层级、可落地的三维集成“大一统”技术方案。目前全球产业界主要形成两条优势互补、并行发展的三维集成技术路线，共同定义了未来芯片立体演进的核心方向。
如上图所示，单片三维集成（Monolithic 3D）是国际前沿研究热点，也是终极三维形态的架构方案之一。它在单片晶圆内逐层制备器件与电路，无需键合，集成密度高、传输路径短，性能上限优异。但该方案存在一些短板，例如多层堆叠需要反复高温制程，工艺热预算问题有待解决。
针对单片三维集成的技术瓶颈，我国原创的F3D倒装三维集成也许是更贴合产业落地的优势方案。如上图所示，该技术突破传统单面制备局限，实现晶圆正反面双面集成+多层晶圆键合堆叠的创新架构，既可在单晶圆正反两面同步制作器件与互连结构，也能通过多层键合实现更高维度的立体堆叠。
在此基础上，F3D技术路线可进一步迭代延伸，拓展出Chiplet双面超集成（Hyper 3D）的全新形态（又被称为泛三维集成）,如下图所示。该技术将F3D晶圆级双面集成优势与Chiplet异构互联技术深度融合，实现芯粒层级的双面立体高密度集成，有效突破传统单面芯粒堆叠的密度上限与互联瓶颈，完成了从晶圆级三维堆叠到系统级超集成的进阶升级，进一步拓宽了三维集成的技术边界与应用场景。
可以看到倒装堆叠架构与韬定律在原有技术逻辑上存在很大差异：韬定律整体依托单面晶圆、单面器件基底做上层电路与系统逻辑折叠优化，始终局限于单面半导体基底的三维堆叠体系；而FFET跳出传统单面器件架构桎梏，开创性开辟晶体管原生双面堆叠、双面集成的新技术思路，以底层器件双面重构为源头，自上而下打通器件、电路、芯片、系统全层级双面立体集成链路，跳出原有三维优化框架，构建起双面异构、双向互连的全新芯片集成范式。
长远来看，全域覆盖的真三维集成是芯片产业的终极技术愿景。单片三维集成与F3D倒装三维集成（含Chiplet双面超集成延伸路线）定位互补、各有优势，依托FFET双面集成的底层器件支撑，共同构建起完整的三维集成技术体系，推动实现器件、电路、芯片、系统的全域三维一体化。
从华为韬定律点明器件堆叠缺口，到IBM 0.7nm用垂直堆叠验证行业大势，晶体管纵向立体升级已经没有悬念。以FFET为起点，向下补齐器件级三维短板，向上延伸发展F3D双面集成乃至系统级超集成，正是我国先进逻辑芯片跳出平面制程内卷、迈向全域真三维的突围之路。随着这套技术体系不断成熟，产业终将告别浅层改造的“赝三维”，迈入器件、电路、芯片、系统协同立体演进的全三维时代，牢牢把握住后摩尔时代集成电路发展的主动权。
参考：
[1]芯视点.华为夏晶演讲PPT，披露鲲鹏960细节. 2026-05-29. https://mp.weixin.qq.com/s/4tG2bKRPc-X2yLGi7xPTCg.
[2]赵元闯.北京大学FFET技术开创全球三维集成新篇章,芯思想, 2024-11-14.https://mp.weixin.qq.com/s/8QZ9UiSUUwbeHwvpaM6XqA.
[3] D. Guo, Opportunities for Advanced Logic Technology Scaling, VLSI Short Course, 2026
[4] Lu H, et al. First Experimental Demonstration of Self-Aligned Flip FET (FFET): A Breakthrough Stacked Transistor Technology with 2.5T Design, Dual-Side Active and Interconnects,2024 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits). Honolulu, HI, USA: IEEE, 2024:1-2. doi:10.1109/VLSITechnologyandCir46783.2024.10631460.
[5] Wu S-Y, et al. A 3nm CMOS FinFlexTM Platform Technology with Enhanced Power Efficiency and Performance for Mobile SoC and High Performance Computing Applications, 2022 International Electron Devices Meeting (IEDM). San Francisco, CA, USA, 2022. doi:10.1109/IEDM45625.2022.10019498.
[6] Bae G, et al. 3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications, 2018 IEEE International Electron Devices Meeting (IEDM).San Francisco, CA: IEEE, 2018:28.7.1-28.7.4. doi:10.1109/IEDM.2018.8614629.
[7] Zhang S, Han R, Lin X, et al. A Stacked CMOS Technology on SOI Substrate[J]. IEEE Electron Device Letters, 2004, 25(9):9. doi:10.1109/LED.2004.834735.
[8] Wu X, Chan P C H, Zhang S, et al. A three-dimensional stacked fin-CMOS technology for high-density ULSI circuits[J].IEEE Transactions on Electron Devices, 2005, 52(9). doi:10.1109/TED.2005.854267.
[9] Batude P, et al.Advances in 3D CMOS sequential integration, 2009 IEEE International Electron Devices Meeting (IEDM). Baltimore, MD, USA: IEEE, 2009:1-4. doi:10.1109/IEDM.2009.5424352.
[10] Ryckaert J, et al. The Complementary FET (CFET) for CMOS scaling beyond N3, 2018 IEEE Symposium on VLSI Technology. 2018:141-142. doi:10.1109/VLSIT.2018.8510618.
[11] Liao S, et al. First Demonstration of Monolithic CFET Inverter at 48nm Gate Pitch Toward Future Logic Technology Scaling, 2024 International Electron Devices Meeting (IEDM). 2024.
[12] Aly M M S, et al. Energy-Efficient Abundant-Data Computing: The N3XT 1,000×[J]. Computer, 2015, 48(12). doi:10.1109/MC.2015.376.
[13] Wu H, et al. Flip 3D (F3D): A Novel 3D Integration Technology with Dual-side Integration Capabilities, 2024 IEEE 17th International Conference on Solid-State and Integrated Circuit Technology. 2024.
