韬（τ）定律给芯片工艺带来的启发

5 月 25 日下午，上海 IEEE ISCAS 2026 大会的主席台上，华为半导体业务部总裁何庭波发表主旨演讲《半导体新路径探索与实践》，正式发布"韬（τ）定律"——以时间缩微替代几何缩微，用逻辑折叠（LogicFolding）压缩信号传播时延，目标是 2031 年让高端芯片晶体管密度达到 1.4nm 制程的等效水平。演讲的最后一句话是："未来必须属于开放合作。在'韬定律'的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作。"

逻辑折叠技术是关键突破点。 该技术通过重构计算路径，将串行信号处理转化为并行或折叠结构，大幅降低关键路径时延。即将于2026年秋季面世的麒麟芯片将首次采用逻辑折叠技术，性能有望大幅提升。华为已量产381款遵循韬定律的芯片，证明该技术路径具备大规模产业化能力。这意味着国产芯片可在成熟制程（如14nm、28nm）基础上通过架构创新达到先进制程性能，为芯片供应链安全提供全新解决方案。

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

系统层面：定义总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延

这个工艺不同于芯片间的堆叠3D封装工艺，是在芯片工艺阶段就进行的电路堆叠。因此逻辑折叠、多层级协同优化等技术需要更复杂的互连结构、更多的金属层、更精细的刻蚀与薄膜沉积工艺。这将直接拉动刻蚀设备（高深宽比、高选择比）、薄膜沉积设备（ALD、PECVD）、量检测设备（缺陷控制）的需求。

半导体前道工艺步骤会更多，需要更多次的镀膜、光刻和刻蚀。

例如上面的几种芯片结构设计，类似的芯片工艺。在芯片和芯片之间的堆叠、和芯片工艺内部间的堆叠重构，多用通孔技术，键合技术或者深沟道填充或者互联技术。

个人感觉这个芯片内部间的堆叠层数越多，良率就会越差，对工艺能力的把控越高。后期晶圆报废损失越大。芯片间的堆叠和共封装可能会更容易被大众芯片工艺所接受。

最近在看两种特殊封装材料。

BCB（Benzocyclobutene，苯并环丁烯）

PI（Polyimide，聚酰亚胺）

Cu/粘 结 剂 介 质 的 混 合 键 合 与 Cu/SiO2 混 合键 合 类 似 ， 只 是 使 用 粘 结 剂 如 BCB， PBO，PI 等替代了 SiO2 介质 (图 16)，粘结剂具有更好的柔性，可以一定程度上容忍介质表面的微尘颗粒物.

也因此设备对厂务洁净度的要求没有那么高。百级的即可。

两种材料都可以在键合层替代SiO2，但是不同的芯片会有不同的优先选择。

你认为在这个新的技术或者趋势下，韬（τ）定律会给芯片产业带来什么不一样的方向吗？