Unbelievable！DDR5的地址时钟竟然按差分50欧姆设计

公众号 | 高速先生，作者 | 黄刚

高速先生在过去的10年内，基本上做遍了不同拓扑结构，不同主控芯片，不同颗粒类型的DDR4设计和仿真。从这两年开始，DDR5的仿真慢慢变多了，在从DDR4切换到DDR5的过程中，信号速率翻了一番，从仿真中也发现了很多不同的设计差异点。像地址控制信号增加了ODT、数据DQ信号多了DFE均衡模块，这些都在之前普及DDR5基础知识的文章中有介绍到了。那么今天Chris说点没说过的差异点，讲讲比较重要的一根信号，那就是地址组的时钟CLK信号，看看它对比于DDR4的CLK有什么明显的差异哈！

下面就拿一个Rdimm上的DDR5设计给大家展开说说，首先我们开门见山，直接看看这根一拖多的CLK时钟信号在layout后的样子，就是长下面那样。

乍一看，也没啥特别的，不也还是差分线，不也还是从头拖到尾，和地址控制信号一样的拓扑结构嘛！真的是这样吗？难道大家就没发现这根CLK时钟信号比旁边的地址信号粗很多吗？

哦！！！好像还真是，根据传输线的阻抗原理，同样情况下线宽比较粗，那就是说明CLK的差分阻抗比较低啊！！到底有多低呢？我们说了不算，协议说了算哈。我们翻翻DDR5的行业协议，上面是这样说的：单端25欧姆，那差分信号就是50欧姆（理论上还会小于50欧姆，因为有耦合）啦！

这不是和DDR4的时钟设计有巨大甚至有点不能理解的差异了吗？DDR4的时钟信号一般是80到100欧姆，还算是一个比较正常的差分阻抗，为啥到了DDR5突然要比较特殊，差分阻抗直接砍一半那么离谱！

Chris知道你们不理解，那就帮你们理解下？很简单，我们对比下把CLK信号做成上面的50欧姆的差分线和正常像下面那样的DDR4的80欧姆的时钟信号质量就知道了！下图是按照DDR4的CLK做法，控制80欧姆的时钟信号设计，肉眼看过去，是不是走线线宽就细了很多呢？

那么我们仿真下看看两种不同阻抗下的时钟信号质量？首先我们看看常规按照80欧姆差分线设计的时钟信号质量，重点关注末端的这个颗粒，仿真结果如下所示：

感觉上也……还行啊，时钟没有回沟，唯一要吐槽的可能就是时钟的幅度有一点低，协议的要求是峰峰值120mV，能过，但裕量感觉不是很多！

要不我们再看看CLK时钟设计为差分50欧姆的结果？不卖关子，直接给出，如下所示：

哇！！！这个时钟的信号质量感觉更完美了，波形本身反射更小，而且时钟的幅度更高了。把差分80欧姆的常规设计和50欧姆的特殊设计的时钟信号波形摆到一起来看，对比就更明显了。

看来升级到DDR5之后，的确是有很多区别于DDR4的设计点哈！就像本文这个例子一样，一条平平无奇的CLK时钟信号，居然还能通过阻抗变化来提升它的信号质量。看来速率高了之后，DDR的设计难度还是会不断增大，这也促使行业内去研究更多更新颖的设计点去不断优化，让内存的速率能越做越高哈！

Q、本期提问：为什么DDR5的时钟信号降低阻抗能提升信号质量？另外大家如果做过DDR5的设计的话，也欢迎聊聊有发现什么其他新奇的设计点？

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