芯耀
与非AI
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人年龄大了就容易怀旧。
今天突然想起 6 年前和一个小伙伴聊过的一个“不正经 idea”，内容大概是这样的：
当时应该是在整理各种器件结构，整理着整理着，脑子里突然冒出了蛋糕。说实话，小编并不是一个特别爱吃蛋糕的人，但为什么会把半导体器件和蛋糕联系起来呢？现在回头想想，可能是因为器件工艺和蛋糕工艺在某种意义上真的很像。
半导体制造既不是浮雕那种“纯减材”的过程，也不是 3D 打印那种“纯增材”的过程，而是不断沉积、光刻、刻蚀、注入、退火、再沉积、再刻蚀……一层一层堆上去，又一层一层挖出来。这种一边增材一边减材的过程很像一层层做起来的蛋糕。只不过蛋糕师傅用的是奶油、面粉、海绵胚和巧克力，工艺工程师用的是硅、氧化物、金属和光刻胶。 所以今天，小编就借这个“蛋糕模型”，和大家聊聊一些常见的器件结构（感谢AI，让我6年前的蛋糕idea得以具象化）。
00. 前言
常见器件大致可以分为逻辑器件、存储器件、传感器件、功率器件等几大类。逻辑器件负责“算”，存储器件负责“记”，传感器件负责“感知”，大家各司其职，分工明确。 当然，近些年又来了一群“既要、又要、还要”的研究者，试图在器件领域搞一次“大一统”：既想让器件能感知，又想让它能存储，还想让它顺手完成计算。于是，感存算一体器件的概念就被提了出来，也就是希望一个器件同时干三份活：前端当传感器，中间当存储器，后端还要兼职计算单元（这个后面另开专题说）。
逻辑器件的典型器件结构包括：Planar MOSFET,SO-FET,FinFET，GAA，nanosheet，forksheet，CFET，以及新型的TFET，IMOS，负电容NC-FET，2D material FET，nanowire，CNT FET，Spin FET，valleytronic FET，Skyrmion Logic，Cold source FET等。
传感器件的典型器件结构包括：CCD,CIS,SPAD,PIN,PN,SPAD,SPiM，PMT，APD，Floatgate，Phototransistor,MEMS，Ion-Sensitive FET，BioFET，Bolometer，Event-based Sensor器件等等，以及新型的2D material FET，nanowire，Organic FET等。
存储器件典型器件结构包括： DRAM ,SRAM,EEPROM,floating gate FET，MRAM,RRAM 以及新兴的PCM,FeFET,FeRAM，PIM,CIM等等 功率器件包括LDMOS,IGBT,GAN HEMT,BJT，Super Junction MOSFET（超结MOSFET）,SiC MOSFET，Ga2O3 FET等。
（这次先主要讲讲逻辑器件，后面有时间再慢慢聊聊其他类别的器件。）
01. 逻辑篇
在相当长的一段时间里，逻辑器件几乎由 MOSFET 一统天下。然而，随着摩尔定律逐渐逼近其物理与工程极限，各类新型器件架构也被不断催生出来。
1.1 MOSFET
首先登场的是我们的 MOSFET。作为半导体器件领域的“Hello World”，MOSFET 的结构几乎刻进了每一个半导体 er 的 DNA 里：下面是 substrate/body，中间靠近表面的区域形成 channel，两侧是 source 和 drain，上面隔着一层 gate oxide，再盖一个 gate。
MOSFET器件结构的蛋糕模型
还记得半导体物理么，我们花了一大章节学习PN结，又花了一章节学习MOS 电容，然后再学习MOSFET。为什么呢？因为 MOSFET=PN+MOS+PN
所以只要掌握了MOS器件和PN结的内容就能很好理解MOSFET的场效应开关特性和输运特性
在很长一段时间里，平面 MOSFET 都是逻辑器件的绝对主角。为了让它继续往前跑，工业界给这个“老蛋糕”加了很多配方：比如应变硅strained silicon提高迁移率，高 k/金属栅（high-k/metal gate）降低栅泄漏和等效氧化层厚度，源漏应力工程提升 PMOS 或 NMOS 的性能。
MOSFET 时代在很大程度上也是平面器件时代（planar）。彼时，MOSFET 通常被视为一种表面场控器件，其相应的制造技术也被称为平面工艺。
1.2 SOI-FET
随着沟道微缩，沟道难以完全听从栅的控制，沟道越来越不完全听栅极的话，源漏之间隔得越来越近，漏端电场对沟道的影响越来越明显，于是短沟道效应、漏电、寄生电容等问题也陆续冒了出来。解决这一问题有两个思路，一个就是直接增大栅控能力，HKMG就是基于这一思路提出的（FinFET也是基于这一思路提出）；另一个是削弱源漏和衬底对沟道的控制能力，SOI就是基于这一思路实现的。
SOI FET器件结构的蛋糕模型
SOI（绝缘体上硅）是指一种将MOS器件制备在硅-绝缘体-硅衬底上，而非传统硅衬底上的技术。SOI结构和传统MOS最大不同是Well底部有个Oxide隔离着从而实现沟道和衬底的截断，所以叫做Silicon-on-Insulator (SOI)，从结构上说，它还是传统的Planar结构，这也是他相比FinFET的一大优势。
SOI的结构分三部分，最底层是轻掺杂的衬底。其上覆盖着一层均匀的二氧化硅埋层，称为埋氧化层（BOX），该层支撑着衬底，也称为基板或基片。SOI同样是一种四端器件，包括源极、漏极、栅极和基体。在基于SOI的器件中，硅结和沟道区域位于SiO₂等电绝缘体之上。硅膜的厚度决定了 SOI 是全耗尽型还是部分耗尽型。如果覆盖在埋藏氧化层上的 SOI 膜较薄，则该器件被称为全耗尽型（FDSOI）；如果 SOI 膜较厚，则被称为部分耗尽型（PDSOI）。FD-SOI MOSFET的SOI层厚度通常约为有效沟道长度的三分之一，以避免穿通电流。BOX的厚度则根据具体应用而有所不同。
当年SOI一度被视为替代MOSFET的下一代技术，早期高性能处理器里，SOI 也确实有过相当重要的位置。比如 AMD 的 Athlon 64 系列就使用过 130 nm 和 90 nm SOI 工艺；IBM 也在很早的时候推动 SOI 用于高性能芯片。
相比于体硅MOSFET，SOI技术更低的结电容、更好的抗闩锁、天然抗辐射、更易形成浅结抑制短沟道效应。然而SOI也面临很多问题，第一大问题就是SOI 晶圆（无论是 SIMOX 还是 Smart-Cut）的制造成本远高于体硅，这是最直接的经济门槛。此外SOI还有浮体效应、自热效应等非理想效应。因此在90nm节点，业界还是选择给体硅加Buff（应变硅、高k/金属栅、源漏应力工程）把摩尔定律继续续命。
尤其是FinFET技术兴起后，SOI的声音退出logic发展路线。目前SOI仅在某些领域保持其优势，尤其是低功耗、RF、毫米波、IoT、汽车电子等高速高功率场景；但在追求极致密度，性价比和高性能的 CPU/GPU/AP 先进逻辑节点上，FinFET 后来成为了更主流的路线。
值得一提的是，SOI-FET在射频等领域还在继续技术迭代，并和GaAs一起处于绝对的主导地位。
1.3 FinFET
SOI和FinFET技术的主要目的都是最大化Gate-to-Channel电容并且最小化Drain-to-Channel电容。与SOI的隔断思路不同的是，FinFET把减薄的沟道立了起来，做出三面环绕式结构，让 gate 从多个侧面包住沟道，避免电子绕过 gate 的控制，这直接增强了栅对沟道的控制能力；这一设计比传统平面 MOSFET 更好地抑制短沟道效应，从而继续支撑晶体管缩放。
FinFET器件结构的蛋糕模型（注意，从FinFET开始到CFET，蛋糕模型就有点错误，多次调试也没改过来，所以大家还是结合下面的论文图片理解把）
当然，FinFET 也不是没有代价。作为一种三维器件结构，它的工艺复杂度显著提高：需要进行 fin 的精细刻蚀、高度控制、侧壁形貌优化，以及三维栅极包覆等一系列新工艺，每一步都对工艺窗口和良率提出了更高要求。
然而，从产业发展的角度看，技术可行性并不等于产业化必然成功，技术难度也并不意味着路线没有前途。一项技术能否真正落地，除了自身性能优势之外，更关键的是能否获得产业链头部企业的认可，并由此形成完整生态。
Intel 在 22 nm 节点引入 3D Tri-Gate transistor，并于 2012 年进入高量产阶段，这是 FinFET 产业化进程中的重要标志。随后，TSMC、Samsung 等先进逻辑代工路线也陆续转向 FinFET。至此，FinFET 就不再只是一个单纯的器件结构选项，而逐渐成为先进逻辑工艺的主线架构。
一旦头部厂商完成路线选择，整个产业链也会随之滚动起来：PDK、IP、EDA、标准单元库、SRAM、设计规则、良率爬坡和客户产品导入，都会围绕这条路线不断迭代。也就是说，FinFET 的成功不只是器件物理上的成功，更是一次产业生态选择后的系统性胜利。
1.4 GAA, nanosheet，CFET：平地起高楼的后摩尔时代
FinFET 的核心思路，是把原本平躺在硅表面的沟道“立起来”，让 gate 从三个方向控制它。但随着器件继续缩小，fin 也不可能无限变瘦、无限变高。于是，大家开始思考：既然三面包裹还不够，那能不能干脆把沟道四面都包起来？这个思路其实比较straightforward
nanosheet器件蛋糕模型
这就是 GAA，Gate-All-Around。相比 FinFET，GAA 的 gate 会从四周环绕沟道。早期 GAA 常让人想到 nanowire，但在先进逻辑路线中，nanosheet 更受重视：它把沟道做成一片片横向薄片，既保留了全包围栅控，又能通过调节 sheet 宽度来提高电流。Samsung 在 2022 年宣布开始量产 3 nm GAA 架构芯片，TSMC 也在其 N2 技术中采用 nanosheet transistor technology。如果说 FinFET 是把沟道“竖起来”，那么 nanosheet GAA 就是把几片薄沟道片上下叠起来，每一片都被 gate 包住。这样一来，器件不只是在平面上缩小，而是开始真正“平地起高楼”。
CFET器件蛋糕模型
再往后，forksheet 和 CFET 则进一步把这种“高楼思路”推向极致。Forksheet 可以看作 nanosheet 的紧凑化版本，通过在 nFET 和 pFET 之间加入介电隔离墙，让两者可以靠得更近；而 CFET 更进一步，尝试把 nFET 和 pFET 垂直堆叠起来。也就是说，传统 CMOS 是 nMOS 和 pMOS 在平面上并排摆放，CFET 则是让它们上下楼（器件领域的loft，器件领域的盗梦空间）。
所以，从 Planar MOSFET 到 FinFET，再到 GAA nanosheet、forksheet、CFET，器件结构的演进主线其实很清楚：从平面控制，到三面控制；从三面控制，到全包围控制；从横向排布，到垂直堆叠。后摩尔时代的 scaling，已经不只是把蛋糕切得更小，而是要把蛋糕切薄、竖起、叠高，在同一块底盘上盖出更复杂的器件大楼。
