芯耀
与非AI
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原标题：我遇到过的绕线问题
1、pin脚很多的cell周围绕线drc
多引脚单元周边绕线DRC问题总结（300字）
多引脚单元因引脚排布密集、引脚间距极小，大量走线集中汇聚，是芯片后端绕线DRC的高发区域。
该区域常见DRC违规类型繁多，核心问题为线宽、线间距不达标，走线拥挤导致同层金属间距违规；其次是过孔扎堆堆叠，引发过孔间距、过孔边距等违规。同时自动绕线易贴近单元引脚和边界走线，触发金属与器件间距报错。杂乱出线会产生锐角拐角、超标短线与截线问题，密集布线还易造成金属密度超标、天线效应报错。此外，多引脚单元多为电压域接口，跨域走线易触发隔离间距违规。
实操中可提前规避修复：布局时为单元四周预留布线通道，避免多颗多引脚单元紧邻摆放；绕线时分层规划出线，分散单层布线压力。通过设置局部布线约束、绘制引脚周边布线遮挡，优化过孔规整排布。优先完成电源地布线，对报错区域手动拉线优化，并提升局部绕线优化力度，优先修复间距、过孔类硬性DRC。
2、DTCD cell周围绕线drc
DTCD（Dummy TCD）是TSMC 12nm、7nm等FinFET先进工艺专用的工艺校准Dummy单元，无逻辑功能，是Foundry强制要求的基础层单元，用于光刻、刻蚀制程校准，保障晶圆图形密度均匀性，避免晶体管特性漂移、提升芯片良率。
DTCD分为两类，不可混用：FEOL-TCD用于校准Fin、栅极等前段晶体管工艺；BEOL-TCD用于校准金属、过孔等后段互连工艺。
后端布局有严格规范：需在Floorplan阶段手动均匀摆放，工艺要求每2500μm×2500μm区域至少放置一颗，禁止大面积空白区域无DTCD单元。核心关键规则为FEOL-TCD的Poly方向，必须与标准单元、存储单元完全一致。
先进工艺中DTCD Cell上方严禁绕线、打Via，是Foundry强制的DRC硬规则与良率保障要求。DTCD是晶圆厂用于监测光刻、刻蚀关键尺寸的工艺校准单元，相当于工艺量测的标准探头，需要纯净无遮挡的图形环境。
若在其上方布线，金属会遮挡、干扰量测，导致CD校准失真。同时FEOL-TCD的Poly、Fin底层结构不兼容上层金属覆盖，会触发间距、底层密度等DRC违规；BEOL-TCD叠加走线会引发金属堆叠、天线效应等问题。
此外，走线会改变区域光刻衍射与蚀刻速率，造成周边器件参数漂移、漏电增大，影响芯片良率。后端实操需给所有DTCD添加全层硬绕线屏蔽，预留保护区域，所有走线必须完全避让。
3、版图中央有饼状绕线drc区域，使用all mux综合解绕线问题
All Mux综合是将组合逻辑统一映射为多路选择器树的综合方式，区别于常规综合生成各类基础逻辑门。该方式多用于FPGA、数据通路类设计，可充分利用硬件MUX资源，优化时序、面积与布线，也便于测试和形式化验证。
它能让电路结构更规整，有效降低绕线拥塞。但选择信号扇出会增大，零散随机逻辑使用反而会增加面积，且依赖工艺库提供对应MUX单元。
4、高density模块使用全局partial blk
做过一个80% density的模块，如果不加控制，就会在各个区域产生local density问题。加了全局partial控制。
5、子模块和top的高层power metal没对齐
一开始不熟悉，所以模块间power metal没对齐。后来的解决方法：在top添加一个power ring将power metal连起来。
6、memery密度非常大，绕线沟道非常狭窄模块，route eco会把时序绕飞
解决方法：手动绕线。
7、手枪形floorplan拐角处绕线drc堆积
手枪型Floorplan为枪身加狭长枪管的L型结构，拐角处存在天然布线瓶颈，是绕线DRC高发区域。该处通道骤然收窄，大量内部走线、时钟及IO线路在此汇聚，造成走线和过孔密集堆积。同时拐角电源环转弯占用高层金属资源，进一步压缩布线空间。
此外，拐角易密集摆放IO、DTCD、填充单元，引脚密度过高加剧布线拥塞。EDA工具适配矩形版图，无法最优处理异形拐角，易生成锐角走线、堆叠过孔。最终频繁触发线间距、过孔间距、锐角、金属最小面积等DRC违规。
8、memory沟道修完hold后出现绕线drc
解决方法：拓宽沟道、沟道加route blk、预埋decap。
9、接口处修完接口hold出现绕线drc
在接口处预留物理空间。
10、使用AI EDA自动做floorplan时出现沟道绕线hotpot
解决方法：增加沟道绕线拥塞评估权重。
